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明导CEO：如何解决制程工艺带来的新挑战？

明导CEO：如何解决制程工艺带来的新挑战？-随着20nm SoC已进入开发阶段，14nm、10nm甚至7nm工艺均在逐步推进中。明导公司(Mentor Graphics)董事长兼首席执行官...

阅读全文2013-07-18

Cadence采用全新可支持电学感知设计的Virtuoso版图

Cadence采用全新可支持电学感知设计的Virtuoso版图套件-全球电子设计创新领先企业Cadence设计系统公司（NASDAQ:CDNS）今天宣布推出用于实现电学感知设计的V...

阅读全文2013-07-15

Cypress推出PSoC® Creator™ 2.2 IDE新组件

Cypress推出PSoC® Creator™ 2.2 IDE新组件-赛普拉斯半导体公司提前宣布，针对其PSoC® Creator™ 2.2集成设计环境（IDE）推出新组件，可支持赛普拉斯旗下的PSoC 3、...

阅读全文2013-07-11

EDA环境衔接测量软件　电子产品开发周期大幅缩

EDA环境衔接测量软件电子产品开发周期大幅缩短-目前测试工程师所面临的最大挑战之一，即是个人观念局限于目前的技术中而停滞不前，因此，本文特别...

阅读全文2013-06-24

摩尔定律终结时，芯片开发工程师要具备什么能

摩尔定律终结时，芯片开发工程师要具备什么能力- 目前，摩尔定律仍然有效，集成的晶体管数量不断增加。但1974年发布的、晶体管工作速度不断提高同时...

阅读全文2013-06-11

Cadence设计工具通过台积电16nm FinFET制程认证

Cadence设计工具通过台积电16nm FinFET制程认证-Cadence系统芯片开发工具已经通过台积电（TSMC） 16纳米 FinFET制程的设计参考手册第0.1版与 SPICE 模型工具认证,客...

阅读全文2013-06-06

正规和临时版本控制的EDA工具之间有何差异？

正规和临时版本控制的EDA工具之间有何差异？-对于任何一位电子工程师来说，版本控制都是一个强大的工具。Aberdeen Group在2011年的研究结果即是很好的证明...

阅读全文2013-05-31

应对复杂SoC设计，Cadence发布Tempus时序Signoff解决方

应对复杂SoC设计，Cadence发布Tempus时序Signoff解决方案-Cadence益华电脑总裁兼执行长陈立武表示：“在当今复杂SoC上达成设计收敛还要满足上市时间要求，堪称...

阅读全文2013-05-27

台积电认可Cadence Tempus时序签收工具用于20纳米设

台积电认可Cadence Tempus时序签收工具用于20纳米设计-全球电子设计创新领先企业Cadence设计系统公司（NASDAQ:CDNS）今天宣布，台积电（TSMC）在20纳米制程对全...

阅读全文2013-05-24

Cadence推出Tempus时序签收解决方案

Cadence推出Tempus时序签收解决方案-为简化和加速复杂IC的开发，Cadence 设计系统公司（NASDAQ:CDNS）今天推出Tempus™ 时序签收解决方案。这是一款新的静态时...

阅读全文2013-05-21

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