简述低功耗FPGA设计技术

芯片对功耗的苛刻要求源于产品对功耗的要求。集成电路的迅速发展以及人们对消费类电子产品的需求日新月异，使得设计者对电池供电的系统已不能只考虑优化速度和面积，而必须注意越来越重要的第三个方面——功耗，这样才能延长电池的寿命和电子产品的运行时间。很多设计抉择可以影响系统的功耗，包括从器件选择到基于使用频率的状态机值的选择等。

1、功耗的组成

功耗一般由两部分组成：静态功耗和动态功耗。静态功耗主要是晶体管的漏电流引起，由源极到漏极的漏电流以及栅极到衬底的漏电流组成；动态功耗主要由电容充放电引起，其主要的影响参数是电压、节点电容和工作频率。

2、降低功耗带来的好处

① 低功耗的器件可以实现更低成本的电源供电系统。另外，更简单的电源系统意味着更少的元件和更小的PCB面积，同样可以降低成本。

② 更低的功耗引起的结温更小，因此可以防止热失控，可以少用或不用散热器，如散热风扇、散热片等。

③ 降低功耗可以降低结温，而结温的降低可以提高系统的可靠性。另外，较小的风扇或不使用风扇可以降低EMI。

④ 延长器件的使用寿命。器件的工作温度每降低10 ℃，使用寿命延长1倍。所以对于FPGA而言，降低功耗的根本在于直接提高了整个系统的性能和质量，并减小了体积，降低了成本，对产品有着非常大的促进作用。

3、如何降低FPGA功耗

FPGA主要的功耗是由静态功耗和动态功耗组成，降低FPGA的功耗就是降低静态功耗和动态功耗。FPGA动态功耗主要体现为存储器、内部逻辑、时钟、I/O消耗的功耗。

① 选择适当的 I/O标准可以节省功耗。I/O功耗主要来自器件输出引脚连接的外部负载电容、阻抗模式输出驱动电路以及外部匹配网络的充放电电流。可选择较低的驱动强度或较低的电压标准。

当系统速度要求使用高功率 I/O标准时，可设置缺省状态以降低功耗。有的I/O标准需要使用上拉电阻才能正常工作，因此如果该 I/O的缺省状态为高电平而不是低电平，就可以节省通过该终结电阻的直流功耗。

② 当总线上的数据与寄存器相关时，经常使用片选或时钟使能逻辑来控制寄存器的使能，尽早对该逻辑进行“数据使能”，以阻止数据总线与时钟使能寄存器组合逻辑之间不必要的转换。另一种选择是在电路板上，而不是芯片上，进行这种“数据使能”，以尽可能减小处理器时钟周期。也就是使用 CPLD从处理器卸载简单任务，以便使其更长时间地处于待机模式。

编辑：jq