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用于系统生成器中Vivado HLS IP模块介绍

时间:2018-11-20 06:08

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作者:admin

标签: dsp  赛灵思  FPGA 

导读:了解如何生成Vivado HLS IP模块,以便在System Generator For DSP中使用。...

DSP™ 的系统生成器是业界领先的架构级*设计工具,可在 Xilinx 器件上定义、测试并实现高性能 DSP 算法。DSP 的系统生成器按照 Simulink® 的附加工具套件精心设计,可充分利用针对 FPGA 架构优化的预先存在的 IP,其可由用户进行参数化,达到算法的质量及成本目标。与传统 RTL 开发时间相比,DSP 系统生成器的特性加上 Simulink® 提供的丰富仿真及验证环境的优势,只需一小部分时间就能创建生产质量级的 DSP 算法。

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