verilog向量的部分选择

最近在看verilog代码时发现如下写法a[x*2+:4]这样的写法，后来花了一点时间了解到，该写法称为向量的部分选择，还语法在verilog-2001 LRM就有说明，只是在语法书中鲜少提及。

语法定义如下：

如上图所示，part_select_width必须是常量。该写法在Verilog-2001中添加。

+:表示从starting_bit_number向上增长part_select_width位。

-: 表示从starting_bit_number向下减少part_select_width位。.

示例如下

//若num位4，out输出data[19:16]的值
reg [31:0] data
Reg [3:0] num
Wire out = data[num*4+:4]


//若num位4，out输出data[16:13]的值
reg [31:0] data
Reg [3:0] num
Wire out = data[num*4-:4]