Western Digital发表基于RISC-V架构开发的三项开源技

Western Digital Corp.(NASDAQ：WDC)在RISC-V Summit大会上发表了三项创新的开源技术，专为支持Western Digital内部RISC-V架构开发专案，以及日益成长的RISC-V架构生态系统所设计的。

Western Digital技术长Martin Fink宣布为推动网络储存快取连贯性(cache coherent)与RISC-V架构指令集模拟器(Instruction Set Simulator)对应的开源标准，将计画性开放新的RISC-V核心原始码。这些创新技术将有助于加速业界发展新的专用化开源运算架构，以因应大数据(Big Data)与快数据(Fast Data)的环境。近来Western Digital积极协助推广RISC-V架构生态系统，稳健地朝向将10亿个核心处理器移转至RISC-V架构的预定目标前进。

Western Digital的RISC-V SweRV Core。

Western Digital技术长Martin Fink指出，随著大数据和快数据应用不断增加，若要从现今各式以数据为中心的应用程序中发掘出数据的真正价值，专用化技术则是不可或缺的关键。Western Digital的SweRV Core与全新透过网络构造的快取连贯性技术，展现了让数据更贴近运算处理的强大可行性。这些规划性对开源社群的发展贡献以及RISC-V架构的持续投入，可加速合作创新与数据导向的发展并带来令人惊艳的潜力。

Western Digital计画将开放其采用双向超纯量(superscalar)设计的全新RISC-V SweRV Core原始码。Western Digital的RISC-V SweRV Core是一个32位元、9阶管线的核心，可同时加载并执行多个指令以缩短程序执行时间。它是一个精简、循序执行的核心，执行速度4.9 CoreMarks/Mhz，其低功耗的设计可在28mm CMOS制程技术下提供高达1.8Ghz的时脉。Western Digital计画将SweRV Core纳入内部各种嵌入式设计中。将该核心原始码对开源社群开放，预期将可带动新的以数据为中心的应用发展。

Western Digital的OmniXtend则是一个新的开源技术，可透过网络结构实现快取连贯性储存。这套存储器导向的系统架构所提供的开源接口标准可让多个处理器、机器学习加速器、绘图处理器(GPU)、FPGA及其它元件存取与分享数据。这是一个能够有效率的让持续存储器附属到处理器的开源解决方案，并有潜力发展成可支持未来运算、储存、存储器与I/O元件连接的进阶构造。

此外，Western Digital亦推出一套开源SweRV指令集模拟器(SweRV ISS)，为使用RISC-V核心的开发人员提供了完整的测试平台。Western Digital利用SweRV ISS执行超过100亿个指令来严格模拟与验证SweRV Core，也期望SweRV Core和SweRV ISS将有助于业界加速采用开源指令集架构。

IDC技术与半导体部门计画副总裁Mario Morales表示，速度、数据量与强力运算对于边缘和终端运算来说，已不再是绝对成功的方程序。随著越来越多数据朝终端移动以进行实时运算和推论，采用可弹性组态的架构将更能满足繁重且经常变动的应用工作负载，尤其是人工智能和物联网相关应用。能源效率、可组态性以及低功耗，将成为边缘与终端运算架构的关键要素。