作者：柏 佳，魏 鑫，朱 广，成都理工大学信息科学与技术学院，来源：2019年电子技术应用第8期 摘要： 随着人们安防意识的不断增强和智能技术的持续发...

1. CvP 简介 CvP（Configuration via Protocol）是一种通过协议实现 FPGA 配置的方案，Arria V，Cyclone V，Stratix V，Arria 10，Cyclone 10 GX，Stratix 10，Agilex都支持这个功能，...

跨时钟域路径分析报告分析从一个时钟域（源时钟）跨越到另一个时钟域（目标时钟）的时序路径。...

作者：雪湖科技 梅碧峰 在这篇文章里你可以了解到广告推荐算法Wide and deep模型的相关知识和搭建方法，还能了解到模型优化和评估的方式。我还为你准备...

DDR对于做项目来说，是必不可少的。一般用于数据缓存和平滑带宽。今天介绍下Xilinx DDR控制器MIG IP核的例化及仿真。 FPGA芯片：XC7K325T（KC705） 开发工具：...

发起沿（LaunchEdge）：数据被launch的时钟边沿；也就是说，每一个启动沿，一般都会产生一个新的数据！...

对ZYNQ的学习的渴望由来已久，前不久买了一个基于xc7z010的开发板，现在将自己的学习的进阶之路记录在此，希望能给想要入门的ZYNQ学习者一点帮助，本人...

设置数据通信接口主要是考虑芯片还可以同外部CPU或网络构成更加复杂的测控系统。为了方便芯片的设计，节省芯片资源，我们选用基于ARM7的philIPs LPC210...

1、发起沿和捕获沿 （Launch edge Capture edge） ① ② Launch edge是发送数据的时钟边沿，通常选择上升沿。 ③ Capture edge是捕获段捕获到该数据的时钟边沿。 ④...

在 ZYNQ进阶之路1 中我们讲解了PL端LED流水灯的工程的建立，编码，综合和下载！本节主题，PL端PWM输出设计，讲解怎么用ZYNQ PL端简单实现2通道PWM波输出，其...