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FPGA设计中涉及的10个知识点

1、什么是同步逻辑和异步逻辑？同步时序逻辑电路的特点：电路中所有的触发器都是与同一个时钟或者该时钟的衍生时钟驱动，而且当时钟脉冲到来时，...

阅读全文2020-11-19

FPGA工程的Verilog HDL初学者设计要点

要养成良好的Verilog代码风格，要先有硬件电路框图之后再写代码的习惯，设计出良好的时序，这样才能在FPGA开发或者ASIC设计中起到事半功倍的效果，否则...

阅读全文2020-11-19

Vivado时序案例分析之解脉冲宽度违例

BY Hemang Divyakant Parikh 有多种类型的时序违例可归类为脉冲宽度违例。 - 最大偏差违例（详见此处） - 最小周期违例（本文详解之重点）。 - 最大周期违例...

阅读全文2020-11-19

FPGA时序案例分析之时钟周期约束

时钟周期约束，顾名思义，就是我们对时钟的周期进行约束，这个约束是我们用的最多的约束了，也是最重要的约束。...

阅读全文2020-11-19

并行工程(CE)技术能否实现FPGA高处理状态和低处理

要想理解和管理FPGA设计师如何在设计周期早期在FPGA上实现高处理状态和低处理状态之间的转换，将显著影响电源设计师优化电源设计和满足系统功耗要求...

阅读全文2020-11-18

详细解读FPGA复位的重点

本篇文章参考Xilinx White Paper：Get Smart About Reset: Think Local, Not Global 在没看这篇文章前，回想一下平时我们常用的复位方式： ① 首先，上电后肯定是要复位一...

阅读全文2020-11-18

FPGA时序案例之多周期路径分析

在单时钟域下，发送端和接收端时钟是同频同相的，如果两个时钟同频不同相怎么处理？...

阅读全文2020-11-18

Vivado/ISE中不同类型的许可证时常放的错误解析

BY Anatoli Curran 在 Vivado/ISE 中遇到许可问题时，该怎么办呢？本文介绍了使用不同类型的许可证时可能遇到的不同问题。您可单击以下标题，以跳转到当前使...

阅读全文2020-11-18

FPGA设计中Tcl在Vivado中的基础应用

Tcl介绍 Vivado是Xilinx最新的FPGA设计工具，支持7系列以后的FPGA及Zynq 7000的开发。与之前的ISE设计套件相比，Vivado可以说是全新设计的。无论从界面、设置、算...

阅读全文2020-11-17

FPGA案例之时序路径与时序模型解析

时序路径典型的时序路径有4类，如下图所示，这4类路径可分为片间路径（标记①和标记③)和片内路径（标记②和标记④）。对于所有的时序路径，我们...

阅读全文2020-11-17

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