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FPGA案例之衍生时钟约束

约束衍生时钟系统中有4个衍生时钟，但其中有两个是MMCM输出的，不需要我们手动约束，因此我们只需要对clk_samp和spi_clk进行约束即可。约束如下： creat...

阅读全文2020-11-17

FPGA之主时钟约束解析

约束主时钟在这一节开讲之前，我们先把wave_gen工程的wave_gen_timing.xdc中的内容都删掉，即先看下在没有任何时序约束的情况下会综合出什么结果？对工程...

阅读全文2020-11-16

FPGA知识之xdc约束优先级

xdc约束优先级在xdc文件中，按约束的先后顺序依次被执行，因此，针对同一个时钟的不同约束，只有最后一条约束生效。虽然执行顺序是从前到后，但优...

阅读全文2020-11-16

深度解析FPGA时序的进位链

在FPGA中我们写的最大的逻辑是什么？相信对大部分朋友来说应该是计数器，从最初板卡的测试时我们会闪烁LED，到复杂的AXI总线中产生地址或者last等信号...

阅读全文2020-11-16

Video Frame Buffer IP初学者入门案例分析

Video Frame Buffer IP 简介 Video Frame Buffer Read/Write IP 支持您将视频数据从存储器域（AXI4 存储器映射接口）迁移到 AXI4-Stream 接口，或反之亦然。从更高层次来看...

阅读全文2020-11-16

FPGA的设计中为什么避免使用锁存器

前言在FPGA的设计中，避免使用锁存器是几乎所有FPGA工程师的共识，Xilinx和Altera也在手册中提示大家要慎用锁存器，除非你明确知道你确实需要一个latch来...

阅读全文2020-11-16

通过HLS封装的缩放IP来实现视频图像缩放技术

放大测试：将640x480分辨率图像放大到1024x600 缩小测试：将720P分辨率图像缩小到640x480。实现的缩放IP主要用于功能验证，可以在此基础上，对数据流进行进...

阅读全文2020-11-14

基于FPGA的AIX语音识别解决方案

AIX（artificial intelligence aXellerator）是韩国SK公司为语音识别提供的一个解决方案，应用于微软的开源语音识别框架Kaldi。AIX使用了Xilinx的FPGA平台，充分利用了...

阅读全文2020-11-14

FPGA设计驱动八位数码管显示电路方案

实现的功能： 8个数码管轮流显示8个数字，若频率合适，可以实现8个数码管同时被点亮的视觉效果 1.CL5461AS CL5461AS 数码管管脚图如下图所示，它将四个数码...

阅读全文2020-11-14

深度解析Xilinx FPGA的GTx的参考时钟

本文主要介绍Xilinx FPGA的GTx的参考时钟。下面就从参考时钟的模式、参考时钟的选择等方面进行介绍。参考时钟的模式参考时钟可以配置为输入模式也可以...

阅读全文2020-11-14

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