3DIC集成技术的种类介绍

文章来源：学习那些事

原文作者：前路漫漫

本文介绍了3D集成技术的种类和不同技术。

3D集成技术至少包含3DIC集成和3DIC封装两个核心概念。顾名思义，两者均采用垂直方向堆叠芯片的方式实现集成，但核心区别在于，3DIC集成过程中会用到硅通孔（TSV），而3DIC封装则不涉及TSV的应用。

3DIC封装（无TSV）

3DIC封装的种类：

3DIC封装拥有多种不同结构类型，图1仅示意性展示了其中一部分。图1a为采用引线键合技术实现的堆叠存储芯片结构；图1b为两颗芯片通过焊料凸点面对面倒装键合，再借助引线键合完成下一级互连；图1c为背对背键合的双芯片结构，底部芯片通过焊料凸点倒装键合至基板，顶部芯片则通过引线键合与基板连接；图1d中两颗芯片采用面对面焊料凸点连接的倒装芯片形式，顶部芯片再通过焊球与基板实现互连；图1e为应用处理器芯片组（应用处理器+存储芯片）的堆叠封装（PoP）结构，底部封装中，应用处理器通过焊料凸点倒装键合至积层封装基板，并完成底部填充工艺；顶部封装用于封装存储芯片，通常采用交叉堆叠与引线键合的方式连接至无芯有机基板；图1f展示了应用处理器芯片组的另一种PoP结构，底部封装中，应用处理器通过再布线层（RDL）实现扇出，省略了倒装芯片的晶圆凸点成型、积层封装基板及底部填充等工序，上层封装保持不变，仍用于存储芯片的封装。本文仅对采用扇出封装的PoP技术进行简要介绍，其他类型的3DIC封装可参考相关技术文献。

采用扇出技术的PoP

2012年，星科金朋率先提出采用扇出封装技术实现应用处理器（AP）芯片组的PoP封装。2016年9月，台积电与苹果合作，实现了基于集成扇出（integrated fan-out，InFO）封装技术的AP芯片PoP量产，这一突破具有重要行业意义，标志着扇出型封装不仅适用于基带芯片、电源管理芯片（power management IC，PMIC）、射频（radio frequency，RF）开关/收发芯片、RF雷达芯片、音频编解码芯片、MCU芯片及连接芯片等小尺寸芯片的封装，还可应用于AP等高性能、大尺寸（>120mm²）片上系统（SoC）的封装。图2为iPhone AP芯片组采用的PoP结构示意图及SEM图像，其中AP（A12）芯片与移动DRAM芯片的PoP封装通过台积电的InFO技术实现。为提升电气性能，集成无源器件（integrated passive device，IPD）通过焊料凸点倒装至图2所示的底部扇出型封装上；该扇出型封装包含三层RDL，最小金属线宽/线距（L/S）为8μm，封装焊球节距为0.35mm。目前，台积电的4nm工艺已应用于A16处理器（2022年9月推出）。

图3为三星于2018年8月推出的采用PoP形式的智能手表封装结构。上层封装体为存储器嵌入式堆叠封装（embedded package-on-package，ePoP），由2颗DRAM芯片、2颗NAND闪存及1颗NAND控制芯片组成，这些存储芯片通过引线键合连接至3层无芯封装基板，上封装体尺寸为8mm×9.5mm×1mm；底部封装体采用三星的扇出型板级封装技术，将AP与PMIC并排封装，其中AP芯片尺寸为5mm×3mm，PMIC芯片尺寸为3mm×3mm。该封装的关键工艺步骤为：首先在PCB上制作空腔，将芯片放置于空腔内并层压环氧模塑料（EMC），随后将其粘贴至支撑片，完成RDL制备及焊球安装。

3DIC集成（有TSV）

含有TSV的3DIC集成存在多种实现方案，图4示意了其中几种典型结构。图4a中，DRAM与逻辑基片通过TSV、微凸点及底部填充料实现垂直堆叠；图4b显示，一颗高带宽存储芯片通过微凸点组装至带有TSV的逻辑芯片上；图4c则展示了两颗无凸点芯片通过混合键合技术连接，其中一颗芯片带有TSV结构。

3DIC集成HBM规格：

图5展示了HBM、HBM2、HBM2E及HBM3四种规格的高带宽存储器，它们常与片上系统（SoC）搭配使用，是5G及AI驱动的高性能计算（high-performance computing，HPC）应用中的核心组件，具体应用场景如图6所示。目前，全球仅有三星和海力士实现了HBM芯片/模组的大规模量产，美光近期也已启动相关研发工作。与第四代双倍速率同步动态随机存储器（double data rate 4, DDR4）或第五代图形用双倍数据传输率存储器（graphics double data rate 5, GDDR5）相比，HBM具有功耗更低、带宽更高、芯片尺寸更小的优势，因此受到显卡供应商的广泛青睐。HBM技术采用存储芯片垂直堆叠设计，芯片之间通过TSV和微凸点实现互连；此外，每颗芯片配备两个128位通道，其内存总线宽度远超其他类型的DRAM内存。HBM2于2016年首次亮相，2018年12月，JEDEC（固态技术协会）更新了HBM2标准，更新后的标准分为HBM2和HBM2E，以区分于初始HBM2标准。其中，HBM2标准允许每个堆栈最多容纳12个裸片，最大容量可达24GB，内存带宽固定为307GB/s，通过1024位内存接口实现数据传输，每个堆栈由8个独立通道分隔；初始HBM2标准则要求堆栈中最多包含8颗芯片（与HBM一致），总带宽为256GB/s。HBM3标准已正式确定，可支持最高6.4Gbit/s的引脚传输速率、64GB的存储容量及高达512GB/s的传输速率。

3DIC集成——HBM组装：

如图7所示，三星与海力士均采用C2（铜柱+焊料帽）工艺，结合带有非导电膜（从NCF层压C2凸点键合晶圆上分割而成）的DRAM大压力TCB工艺，制造图5所示的3DIC集成堆栈。该3D存储立方采用逐颗堆叠的方式，每颗芯片的堆叠过程需耗时约10s，主要完成底部填充膜凝胶化、焊料熔化与固化及膜固化等工序，产率问题成为制约该工艺规模化应用的关键。相关产率提升方案可参考相关技术文献。采用DRAM晶圆混合键合技术可有效提高堆叠产率。

微凸点3DIC集成：

图8为新加坡微电子研究所（IME）采用微凸点键合技术实现的存储芯片与带TSV逻辑芯片的集成结构，该测试结构的设计、材料选择、工艺流程及制备细节可参考相关技术文献。图8展示了该集成结构（尤其是TSV部分）的SEM图像，同时呈现了互连微凸点（Cu柱+焊料帽）及凸点下金属化层（under bump metallization，UBM）（化学镀Ni浸Au工艺制备）。2020年7月，英特尔推出搭载FOVEROS技术的“Lakefield”处理器芯片，如图9所示，该处理器是最早采用3DIC集成技术的移动产品（如便携式计算机）处理器。

无凸点3DIC集成：

台积电已发表多篇关于含TSV芯片-芯片无凸点混合键合的技术文献，相关结构如图10和图11所示；英特尔也推出了名为FOVEROS Direct的Cu-Cu混合键合技术，其结构如图12所示。