芯粒设计与异质集成封装方法介绍

文章来源：学习那些事

原文作者：前路漫漫

本文主要讲述芯粒设计与异质集成封装。

概述

近年来，芯粒设计与异质集成封装技术受到了行业内的广泛关注，FPGA（如赛灵思与台积电合作的Virtex系列）、微处理器（如AMD的EPYC系列、英特尔的Lakefield系列）等产品，均借助芯粒设计与异质集成技术实现了大规模量产。本文将对这两项技术进行详细介绍，首先明确片上系统（SoC）、芯粒设计及异质集成 封装的定义，并分析其各自的优势与劣势。

片上系统(SoC)

片上系统（SoC）是将多种具备不同功能的集成电路，包括中央处理器（CPU）、图形处理器（GPU）、存储器等，集成到单一芯片之中，进而构成一个完整的系统或子系统。目前业界最具代表性的SoC产品是苹果公司的应用处理器（AP）。图1展示了不同特征尺寸（工艺技术）的芯片（A10~A17）其晶体管数量随年份的变化趋势，从中能够清晰看到摩尔定律的影响——通过不断缩小芯片特征尺寸来增加晶体管数量，从而拓展芯片的功能边界。但遗憾的是，随着技术的不断推进，依靠缩小特征尺寸（持续微缩）来制造SoC的难度越来越大，同时成本也大幅攀升。相关调研数据显示，图2呈现了芯片设计成本随特征尺寸缩小（直至5nm）的变化规律，仅完成5nm特征尺寸芯片的设计工作，就需要超过5亿美元的投入，而高良率5nm工艺技术的研发更是需要高达10亿美元的资金支持。此外，图3展示了芯片尺寸对研发制造良率的影响，能够发现，随着芯片尺寸的增大，半导体制造的良率会呈现持续下降的态势。

芯粒设计与异质集成封装方法

芯粒设计与异质集成封装是与SoC设计理念相对应的一种新型技术路径。其核心思路是将传统的SoC重新拆解设计为多个更小的芯粒，随后通过先进的封装技术，将不同材料制成、具备不同功能、由不同设计企业和代工厂生产，且拥有不同晶圆尺寸、不同特征尺寸的芯粒，集成组装为一个完整的系统或子系统（见图4~图8）。其中，每一颗芯粒都是一个由可复用IP（知识产权）模块组成的功能性集成电路（IC）单元。目前，行业内已形成至少5种不同的芯粒设计与异质集成封装方法，具体如下：①芯片分区与异质集成，主要由成本优化和技术优化需求驱动，如图4a所示；②芯片切分与异质集成，主要由成本控制和良率提升需求驱动，如图4b所示；③在积层封装基板上直接制造薄膜层，进而实现多系统和异质集成（即2.1D IC集成），如图5所示；④在无TSV转接板上实现多系统和异质集成（即2.3D IC集成），如图6所示；⑤在TSV转接板上实现多系统和异质集成（即2.5D和3D IC集成），如图7所示。

在图4a所示的芯片分区与异质集成方案中，包含逻辑单元和I/O接口的SoC芯片，会按照功能模块划分为逻辑芯粒和I/O芯粒。这些芯粒可通过前道芯片-晶圆（CoW）键合或晶圆-晶圆（WoW）键合工艺完成堆叠集成，之后再采用异质集成技术，将其组装在单个封装体的同一基板上，具体如图8所示。需要强调的是，前道工艺芯粒集成能够实现更小的封装面积和更优的电气性能，但这并非该方案的必需步骤。

在图4b所示的芯片切分与异质集成方案中，逻辑芯片等SoC会被切分为多个更小的芯粒，例如逻辑1、逻辑2和逻辑3，随后通过前道CoW或WoW工艺完成堆叠集成，再利用异质集成封装技术，将逻辑芯粒和I/O芯粒组装在单个封装体的同一基板上。同样，芯粒的前道集成工艺并非该方案的必需环节。

在图5所示的积层封装基板上直接制造薄膜层并实现多系统和异质集成方案中，一块带有薄膜层的积层封装基板会同时承载CPU、逻辑芯片和HBM等SoC组件。该技术主要由高性能、小尺寸的应用需求驱动，适用于高密度、高性能的应用场景。

在图6所示的无TSV转接板上实现多系统和异质集成方案中，一块精细金属L/S RDL基板（有机转接板）会同时承载CPU、逻辑芯片和HBM等SoC组件，转接板则安装在积层封装基板上。该技术同样由高性能、小尺寸的应用需求驱动，面向高密度、高性能的应用场景。

在图7所示的TSV转接板上实现多系统和异质集成方案中，一块无源（2.5D）或有源（3D）TSV转接板会同时承载CPU、逻辑芯片和HBM等SoC组件，转接板安装在积层封装基板上。该技术由高性能、小尺寸的应用需求驱动，主要面向超高密度、超高性能的应用场景。

芯粒设计与异质集成封装的优点和缺点

与传统SoC相比，芯粒设计与异质集成的核心优势体现在制造过程中良率的显著提升。无论是采用芯片分区还是芯片切分的方式，得到的芯粒尺寸都远小于传统SoC，因此能够有效提高半导体制造的良率，进而降低制造成本。图3展示了单片设计与2颗、3颗、4颗芯粒设计对应的每片晶圆良率（良好芯片百分比）与芯片尺寸的关系，数据显示，360mm²的单片芯片良率仅为15%，而4颗芯粒设计（单颗芯粒99mm²）的良率可提升一倍以上，达到37%。虽然4颗芯粒设计会带来约10%的面积损失（396mm²的总芯片面积中，用于各芯粒互连的硅面积为36mm²），但良率的大幅提升能够直接转化为制造成本的降低。与此同时，芯片分区的设计方式还能有效缩短产品的上市周期，在CPU核的设计中，采用芯粒方法已被实践证明可以有效降低设计和制造成本。此外，由于芯粒分散布局在整个封装体内，还能对芯片的热性能起到一定的优化作用。

芯粒设计与异质集成封装也存在一定的劣势，具体表现为：①接口设计需要额外的面积开销，可能导致封装尺寸增大；②封装环节的成本相对更高；③整体设计复杂度提升，需要投入更多的设计工作量；④传统的设计方法学难以完全适配芯粒设计的需求。