在Vitis中通过PSU DDR执行MicroBlaze应用_诺佳网—

MicroBlaze CPU 是可修改的拖入式预设 32 位/64 位 RISC 微处理器配置系列。

MicroBlaze 处理器能满足众多多样化的应用程序的不同需求，惠及工业、医疗、汽车、消费品和通信市场。MicroBlaze 使用哈佛 (Harvard) 架构，此架构的 PL 内通常包含双 LMB BRAM。

但在本篇博文中，我们将探讨如何在 Zynq UltraScale ZCU104 开发板上通过 PSU DDR 执行 MicroBlaze 应用。

退出复位时，MicroBlaze 将从 MicroBlaze 配置中的 C_BASE_VECTORS 参数内指定的存储器地址提取其指令。在本例中，此 C_BASE_VECTORS 将设置为 PSU DDR 内的某个区域。

但根据采用的启动流程，这样可能导致潜在问题，即 PSU DDR 可能无法先于 PL 完成配置。这可能导致 MicroBlaze 挂起。为避免此现象，我们可以使用 MicroBlaze 上的“Reset Mode”（复位模式）信号。

在上表中，可以看到各种 reset_mode 配置。最适合我们的用例的配置为“01”，其中 MicroBlaze 将保持处于复位状态，直至我们准备就绪为止。我们将在 PSU 上通过 EMIO 来使用 GPIO 对 MicroBlaze 进行解复位。

创建硬件：

Vivado IP integrator 块设计如下所示：

用户可以根据自己认为合适的方式来自定义设计。

关键组件配置如下所述。

MicroBlaze 配置：

在 Vivado IP integrator 中使用“Block Automation”（块自动化设置）工具来对 MicroBlaze 进行初始配置，如下所示。此处移除了本地存储器，改为使用 64K 高速缓存：

要启用 reset_mode 和 wakeup 管脚，用户需在 MicroBlaze 配置中选中“Enable Discrete Ports”以启用离散端口：

在 Zynq UltraScale PS 配置中，启用两个从端口；一个用于存储器，另一个用于外设：

通过 EMIO 启用 GPIO，这样就可以控制 MicroBlaze 的 wakeup 管脚：

我们还可访问已从 MicroBlaze 启用的所有 Zynq UltraScale IP。为此，请启用“Address Fragmentation”（地址分段）：

在上文中我们讨论了复位模式。接下来，MicroBlaze 将保持复位状态，直至我们准备就绪为止。

要使 MicroBlaze 保持复位，可以使用 IP 目录中的“Constant IP”：

最后，连接 GPIO 和 Constant IP：

MicroBlaze 地址映射如下所示：

用户可以右键单击地址段，在地址映射中添加或排除地址段。

此操作适用于硬件配置。我们可以使用“Generate the Output Products”（生成输出文件）、“Create the HDL wrapper”（创建 HDL 封装文件）和“Generate the Bitstream”（生成比特流），然后导出硬件。

这将生成 XSA 以供在 Vitis 中用于生成我们的软件。

创建软件：

Vitis IDE 可用于生成 MicroBlaze 应用。Vitis 还将自动创建启动镜像，包括 FSBL 和 PMUFW。

但由于我们想要从 FSBL 控制 GPIO EMIO，因此我们选择不使用工具来生成启动镜像。