一种连接数据转换器和逻辑器件的高速串行接口

JESD204是一种连接数据转换器（ADC和DAC）和逻辑器件的高速串行接口，该标准的 B 修订版支持高达 12.5 Gbps串行数据速率（目前C修订版已经发布，即JESD204C），并可确保 JESD204 链路具有可重复的确定性延迟。随着高速ADC跨入GSPS范围，与FPGA（定制ASIC）进行数据传输的首选接口协议是JESD204B。

JESD204B的物理层是基于SerDes的，所以JESD204B理所当然的继承了SerDes的优点，即：

·更小的封装尺寸与更低的封装成本

·简化的PCB 布局与布线

·高灵活布局

·扩展能力强：该接口能够自适应不同数据转换器分辨率

·随着通信速率逐渐提高，特别是板内各个器件进行高速数据交换，从并口，串行LVDS逐渐演化到SERDES的接口。与串行LVDS最大的一个区别就是，SERDES并不需要单独的时钟线，而是在数据中把时钟打在一起，在接收端通过CDR技术恢复时钟，再利用恢复时钟对于数据进行重采样，再把串行数据转换成并行数据。对于SERDES物理层就需要有8B/10B 或者更高效率的63/64B的编码用于传输时钟的用途。当然这种编码特降低了传输的数据的效率。

·同时 SERDES由于速度高，所以在链路上需要发射端的加重，和接收端的均衡，以保证信号传输的完整性。在实际测试中，可以使用示波器的眼图的方式，对于信号的完整性进行测量。目前在元器件内，也有类似眼图观测工具来判定链路参数。

·由于SERDES 的速率高，给SERDES提供参考时钟也需要具有绝对低的JITTER, JITTER比较大参考时钟会进一步恶化眼图，降低通信速率和误码率。

·JESD204 是近些年用于高速转换器 ADC, DAC对 FPGA或者AISC的专用接口。它是在传统的SERDES物理层基础上，开发网络层的帧结构和同步方式，从而可以实现多个LANE或者多个器件同步的数据传输。最早期的JESD204A的标准，不支持多片器件的同步。后面逐渐被JESD204B代替，或者JESD204 本身就是JESD204B SUBCLASS0的模式。JESD204B 接口除了SERDES数据链之外，还需要辅助的SYSREF信号和SYNCB信号来完成外同步，从而实现收发端的握手和多个器件的数据同步。 所以参考时钟，SYSREF信号的同步性直接决定了整个系统同步特性。

·在JESD204B的电路设计中，经常会被问到关于器件连线等长的要求，由于JESD204B 的物理层通过一个FIFO来缓冲数据，然后利用SYSERF产生LFMC的帧同步信号，所以本身SERDES 的 DATA 线之间等长并不关键，主要不超FIFO长度就不会出错。经验值200mil的范围没有问题。那么最关键就是SYEREF和DEVICE CLOCLK。 产生LFMC的帧同步信号实际上并不是SYSREF信号边沿本身，而是DEVCIE CLOCK 采集SYSREF从0到1变化的，DEVICE的上升沿，也就是说主要 多个器件之间，采集到的SYSREF变化的时钟对其，及时多个sysref的边沿没有严格对其也关系不大。所以对于SYSREF要求等长也不是很严格，按照 100mil等长即可，另外推荐SYSREF可以调节，可以灵活调节满足DEVICE CLOCK的建立和保持时间。DEVICE CLOCK 对于多片同步至关重要，这个等长之间关联到系统同步的精度。而对于一个芯片的DATA, SYSREF和 CLOCK 三种信号之间并不需要等长关系的限制。

·随着器件采样率变高，JESD204B的标准只能支持16Gps的水平，如果需要支持到JESD204C的标准，才能支持25Gps的水平。一是带JESD204C的FPGA价格昂贵，而且在IP授权等方面，JESD204C也更加严格。JESD204B 很多 转换器厂商都提供开源的IP核给到用户，目前使用已经非常的普遍。

审核编辑：刘清