DDR信号的处理_诺佳网——最实用的IT互联网信息网站

注意，这里的DDR指的是Double Data Rate，双倍数据速率。这篇文章并不是讲DDR存储器系列的东西。

不同于SDR，也就是单上升沿或下降沿，传输数据。DDR说我不想选择是上升沿还是下降沿传输数据，小孩子才做选择，大人只会说我全都要。

上升沿和下降沿全部都要传数据

通过一组图片就可以看到SDR和DDR的区别：

SDR

DDR

可以看到经过DDR处理的数据在数据时钟上升沿和下降沿都有数据更新，对于如何完整的取出数据，我仔细思考了许久，经历了否定之否定的过程，最终才找到了通用的解决方案。现在写出解决方案的心路历程：

刚开始觉得，既然它上升沿和下降沿都有，不如用一个always检测时钟跳变，有跳变就开始取值。代码示例如下：

always @ (fb_clk)
begin
if (fb_clk == 1'b1) //上升沿跳变
   i_data <= tx_frame ? {tx_d,6'd0} : {i_data[11:6], tx_d};// tx_frame为高代表高6位， 低为低8位
else
   q_data <= tx_frame ? {tx_d,6'd0} : {q_data[11:6], tx_d};
end

但是这么做肯定是有问题的，我们本来是要描述一个时序电路，最后always的敏感列表里面是一个信号，这么做就成了组合逻辑了，这么做不稳定不可取。

第二种方法是使用锁相环输出一个与原数据时钟同频但相位延后180度的时钟fb_clk_180, fb_clk负责采样data_I, fb_clk_180负责data_Q。这种方法可以，但感觉麻烦，因为后面还要使用DDR输出信号，时钟转来转去有点麻烦。
第三种方法还是使用锁相环，输出一个同相但频率为原来频率2倍的时钟信号fb_clk_mul2。fb_clk_mul2的每次上升沿，对应着原时钟fb_clk的上升沿和下降沿，使用fb_clk_mul2就可以分离data_I和data_Q。但这种方法也有局限性，不仅增加时钟数量，当原时钟速率过高，这种方法的稳定性也将有待商榷。

最后，我们在Vivado里面找到了一种原语，完美解决这个问题。这就是IDDR和ODDR。

对于输入信号，我们使用IDDR解出原始数据，在Language Template找到IDDR原语示例，例子如下：

IDDR #(
         .DDR_CLK_EDGE("SAME_EDGE"), // "OPPOSITE_EDGE", "SAME_EDGE"
                                         //    or "SAME_EDGE_PIPELINED"
         .INIT_Q1(1'b0), // Initial value of Q1: 1'b0 or 1'b1
         .INIT_Q2(1'b0), // Initial value of Q2: 1'b0 or 1'b1
         .SRTYPE("SYNC") // Set/Reset type: "SYNC" or "ASYNC"
      ) IDDR_inst (
         .Q1(rx_data_pos[i]), // 1-bit output for positive edge of clock
         .Q2(rx_data_neg[i]), // 1-bit output for negative edge of clock
         .C(data_clk),   // 1-bit clock input
         .CE(1'b1), // 1-bit clock enable input
         .D(rx_data_dly[i]),   // 1-bit DDR data input
//         .D(rx_data[i]),   // 1-bit DDR data input
         .R(1'b0),   // 1-bit reset
         .S(1'b0)    // 1-bit set
      );

设置好IDDR的4个常量参数之后，将数据时钟接入C端口，时钟使能CE端口拉高，待转数据信号接入D端口，Q1端口将会输出时钟上升沿采样的数据，Q2端口将会输出时钟下降沿采样的数据。注意设置好复位R和置位S端口。

设置好之后就可以在rx_data_pos，rx_data_neg看到数据。这里我使用了generate for生成块，所以出现了genvar变量i；

同样，对于DDR输出信号，使用ODDR原语解决：

ODDR #(
     .DDR_CLK_EDGE("SAME_EDGE"), // "OPPOSITE_EDGE" or "SAME_EDGE"
     .INIT(1'b0),    // Initial value of Q: 1'b0 or 1'b1
     .SRTYPE("SYNC") // Set/Reset type: "SYNC" or "ASYNC"
  ) ODDR_inst (
     .Q(p0_data[i]),   // 1-bit DDR output
     .C(data_clk),   // 1-bit clock input
     .CE(1'b1), // 1-bit clock enable input
     .D1(idata[i]), // 1-bit data input (positive edge)
     .D2(qdata[i]), // 1-bit data input (negative edge)
     .R(1'b0),   // 1-bit reset
     .S(1'b0)    // 1-bit set
  );