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Vivado设计之HLS开发详细步骤

对于Vivado Hls来说，输入包括Tesbench，C/C++源代码和Directives，相应的输出为IP Catalog，DSP和SysGen，特别的，一个工程只能有一个顶层函数用于综和，这个顶层函...

阅读全文2021-01-02

关于Xilinx FPGA如何获取FPGA的Device DNA

作者：Evening Xilinx每一个FPGA都有一个独特的ID，也就是Device DNA，这个ID相当于我们的身份证，在FPGA芯片生产的时候就已经写死在芯片的eFuse寄存器中，具有...

阅读全文2021-01-02

AXI总线实时配置sysGen子系统仿真实验

利用ZYNQ验证算法的一大优势在于，可以在上位机发送指令借助CPU的控制能力和C语言易开发特点，实时配置算法模块的工作模式、参数等对来对其算法模块...

阅读全文2021-01-02

Vivado使用技巧分享：OOC综合技术运行流程

创建综合运行一个“运行（run）”是指定义和配置设计在综合过程中的各方面，包括：使用的Xilinx器件、应用的约束集、启动单个或多个综合的选项、控...

阅读全文2021-01-02

Xilinx 7FPGA XADC如何获取模拟信号的信息

Xilinx 7系列FPGA全系内置了一个ADC，称呼为XADC。这个XADC，内部是两个1mbps的ADC，可以采集模拟信号转为数字信号送给FPGA内部使用。 XADC内部可以直接获取芯...

阅读全文2021-01-01

详解Xilinx FPGA的配置模式（Master/Slave模式，Seria

本文主要介绍Xilinx FPGA的配置模式。...

阅读全文2021-01-01

基于Arty Artix-35T FPGA开发板的DDR3和mig介绍

讲解xilinx FPGA 使用mig IP对DDR3的读写控制，旨在让大家更快的学习和应用DDR3。本实验和工程基于Digilent的Arty Artix-35T FPGA开发板完成。软件使用Vivado 2018.1。...

阅读全文2021-01-01

基于Zynq-7000面向小型微型自动化监测系统的BSP设

BSP在嵌入式系统中扮演着关键角色，主要用来适配特定类型的硬件平台。它通常包含了用来配置可定制电路的硬件比特流、引导加载操作系统的基础支持代...

阅读全文2020-12-31

FPGA开发Vivado的仿真设计案例分析

仿真功能概述仿真FPGA开发中常用的功能，通过给设计注入激励和观察输出结果，验证设计的功能性。Vivado设计套件支持如下仿真工具：Vivado Simulator、Que...

阅读全文2020-12-31

ZYNQ SOC验证设计：PS端DMA缓存数据到PS端DDR

上篇该系列博文中讲述W5500接收到上位机传输的数据，此后需要将数据缓存起来。当数据量较大或者其他数据带宽较高的情况下，片上缓存（OCM）已无法满...

阅读全文2020-12-31

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