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错误时钟偏移计算导致错误时序收敛的解决方案

描述本设计咨询主要介绍一个错误的时钟偏移计算导致错误时序收敛的问题。出现问题的情况：这可能会影响使用生成时钟的设计，其具有以下特征：...

阅读全文2020-12-24

基于VIVADO搭建ARM+FPGA系统架构实现软硬件联合开发

上一期，我们重点学习了ZYNQ的PL开发，本期我们侧重于进行PS开发的学习。我们将在 VIVADO 开发环境下搭建 ARM+FPGA 的系统架构，并在 SDK 中编译软件实现软硬...

阅读全文2020-12-23

基于有限状态机[8]的DSR路由表项设计实现方法

本文为在FPGA中支持DSR协议的路由表项管理功能，设计一种基于有限状态机[8]的实现方法。...

阅读全文2020-12-22

如何使用 InTime 软件优化 FPGA 设计

教程介绍本教程旨在指导用户通过 Plunify Cloud 的云服务器，来使用 InTime 软件优化 FPGA 设计。如果您首次使用 InTime，请免费申请该软件的本地试用。本教...

阅读全文2020-12-21

探索Vivado HLS设计流，Vivado HLS高层次综合设计

作者：Mculover666 1.实验目的通过例程探索Vivado HLS设计流用图形用户界面和TCL脚本两种方式创建Vivado HLS项目用各种HLS指令综合接口优化Vivado HLS设计来满足...

阅读全文2020-12-21

LVDS、CML、LVPECL不同逻辑电平之间的互连（二）

本篇主要介绍LVDS、CML、LVPECL三种最常用的差分逻辑电平之间的互连。下面详细介绍第二部分：不同逻辑电平之间的互连。 1、LVPECL的互连 1.1、LVPECL到CML的...

阅读全文2020-12-20

如何在不改变RTL代码的情况下，优化FPGA HLS设计

用软件从 C 转化来的 RTL 代码其实并不好理解。今天我们就来谈谈，如何在不改变 RTL 代码的情况下，提升设计性能。本项目所需应用与工具：赛灵思HLS、...

阅读全文2020-12-20

浅谈LVDS、CML、LVPECL三种差分逻辑电平之间的互连

本篇主要介绍LVDS、CML、LVPECL三种最常用的差分逻辑电平之间的互连。由于篇幅比较长，分为两部分：第一部分是同种逻辑电平之间的互连，第二部分是不同...

阅读全文2020-12-20

Pentek 开展的FPGA设计，缩短设计周期同时最小化风

作者：Robert Sgandurra，Pnetek公司产品总监当面对一个项目计划时，你最后一次听到“需要多长时间就花多长时间”或者“如果第一次不成功，不要担心，你...

阅读全文2020-12-20

基于CAZAC序列的OFDM时频同步方案解析

本文提出了一种基于CAZAC序列的OFDM时频同步方案，给出了方案各部分的FPGA实现框图和硬件电路实测效果。首先利用时域同步参考符号进行分段相关得出定时...

阅读全文2020-12-17

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