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带你认识滤波器及FIR滤波器设计

滤波器是一种用来减少，消除干扰的电器部件，有对特定频率的频点或该频点以外的频率信号进行有效滤除，从而实现消除干扰、获取特定频率信号的功能...

阅读全文2023-06-15

易灵思Trion FPGA PS配置模式--update

生成相应的下载文件。注意修改Bitstream生成模式时，不需要进行工程的全编译，只需运行最后一步数据流生成即可。...

阅读全文2023-06-15

让同一层次的模块在布局时更紧凑一些的方法

在时序分析时，我们常会碰到的一类现象是：关键路径上的逻辑单元过于分散，导致布线延迟过大，从而造成时序违例。...

阅读全文2023-06-15

怎么使用MATLAB进行O-RAN小基站建模和仿真？

开放式无线接入网（Open Radio Access Network，简称 O-RAN）是一种无线接入网 (RAN)。...

阅读全文2023-06-14

基于ubuntu22.04-深入浅出 eBPF

笔者在很早之前就看eBPF这类似的文章，那时候看这个技术一脸懵逼，不知道它是用来做什么，可以解决什么问题。所以也没有太关注这个技术。很庆幸最近...

阅读全文2023-06-12

【笔记】static 在C语言中的用法

当`static`关键字用于不同的上下文时，其含义和作用也会有所不同。下面是更多示例代码，展示了`static`在不同用法下的具体效果：示例1：静态局部变量#...

阅读全文2023-06-12

clock skew会影响时序收敛吗？

对于发送时钟和接收时钟是同一时钟的单周期路径，时钟抖动对建立时间有负面影响，但对保持时间没有影响。...

阅读全文2023-06-12

如何在HLS中描述数字时钟？

它有两种操作模式：时钟和设置。时钟模式是标准模式，在此模式下，当前时间显示在数码管上。...

阅读全文2023-06-12

将RTL模块添加到Block Design的步骤

使用Vivado Block Design设计解决了项目继承性问题，但是还有个问题，不知道大家有没有遇到，就是新设计的自定义 RTL 文件无法快速的添加到Block Design中，一...

阅读全文2023-06-11

Verilog基本语法概述

Verilog 是一种用于数字逻辑电路设计的硬件描述语言，可以用来进行数字电路的仿真验证、时序分析、逻辑综合。...

阅读全文2023-06-10

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