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VVAS调用HLS生成硬件加速器的主要流程介绍

我们以smartcam的预处理作为例子。xf_pp_pipeline的作用是将输入图像的格式从NV12转换为BGR，再进行减均值和归一化操作。...

阅读全文2023-06-26

异步复位同步释放问题解析

使用 2 个带异步复位的寄存器，D端输入逻辑 1（VCC）。...

阅读全文2023-06-26

如何在Vivado中添加时序约束呢？

今天介绍一下，如何在Vivado中添加时序约束，Vivado添加约束的方法有3种：xdc文件、时序约束向导（Constraints Wizard）、时序约束编辑器（Edit Timing Constraints...

阅读全文2023-06-26

详解时序路径的相关概念

reg2reg路径约束的对象是源寄存器（时序路径的起点）和目的寄存器（时序路径的终点）都在FPGA内部的路径。...

阅读全文2023-06-26

《基于“矿板”低成本学习Zynq系列》之三-vitis安

Xilinx提供了一整套开发环境用于其FPGA和SOC的开发，主要包括硬件部分和软件部分的开发工具，之前硬件部分是vivado软件部分是sdk，现在统一为叫做vitis。这...

阅读全文2023-06-26

如何最大程度地降低地弹噪声对单板信号完整性

本文结合某单板（下文中统一称M单板）FPGA调试过程中发现地弹噪声造成某重要时钟信号劣化从而导致单板业务丢包的故障，来谈下如何最大程度地降低地...

阅读全文2023-06-26

握手机制、通道依赖性及AXI-Lite握手实例

AXI4：高性能内存映射需求（如读写DDR、使用BRAM控制器读写BRAM等），为了区别，有时候也叫这个为 AXI4-Full；...

阅读全文2023-06-25

电平设计基础：电平匹配设计

单端逻辑电平的匹配是我们平时在硬件设计中最经常碰到的，我们在《TTLCMOS电平》章节中已经对TTL和COMS电平的匹配设计做了一些分析，一般3.3V LVTTL和LVC...

阅读全文2023-06-25

如何在Vivado中添加时序约束

前面几篇文章已经详细介绍了FPGA时序约束基础知识以及常用的时序约束命令，相信大家已经基本掌握了时序约束的方法。...

阅读全文2023-06-23

如何读懂Vivado时序报告

FPGA开发过程中，vivado和quartus等开发软件都会提供时序报告，以方便开发者判断自己的工程时序是否满足时序要求。...

阅读全文2023-06-23

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