CMOS异或门仿真设计

异或门 （简称XOR gate）是数字逻辑中实现逻辑异或的逻辑门。有多个输入端、一个输出端，多输入异或门可由两输入异或门构成。若两个输入的电平相异，则输出为高电平1；若两个输入的电平相同，则输出为低电平0。即如果两个输入不同，则异或门输出高电平1。

虽然异或不是开关代数的基本运算之一，但是在实际运用中相当普遍地使用分立的异或门。大多数开关技术不能直接实现异或功能，而是使用多个门组合设计。

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随着超大规模集成电路的复杂程度不断提高，电路制造后的测试所需的时间和经济成本也不断增加。电路在设计时向电路添加一些特殊的结构（例如扫描链和内建自测试），能够大大方便之后的电路测试。这样的设计被即为可测试性设计，它们使电路更加复杂，但是却能凭借更简捷的测试降低整个项目的成本。

随着超大规模集成电路的集成度不断提高，同时市场竞争压力的不断增加，集成电路设计逐渐引入了可重用设计方法学。可重用设计方法学的主要意义在于，提供IP核（知识产权核）的供应商可以将一些已经预先完成的设计以商品的形式提供给设计方，后者可以将IP核作为一个完整的模块在自己的设计项目中使用。